芯片開發工藝流程各環節之間的互相依賴關系意味著更強的聯合以及更密切的合作是必不可少的。其中一種引領這種方式的領域就是設計與測試之間的關系。然而,最新的設計都需要傳統可測試性設計(DFT)工具之外的解決方案以有效地實現良率。

為了滿足這種需求,業界已經促成了成功的合作以解決滿足65nm和以上工藝的良率目標時出現的新挑戰。來自EDA、ATE、良率管理方案供貨商和制造商代表們共同組成了‘標準測試數據規格’(STDF)的‘Fail Data Standardization Group’小組,并且已經投入一年多的時間于開發一個更刻不容緩的數據標準工作上,該標準有望將出錯的數據分析信息應用到設計過程中,從而縮短實現良率所需的時間。

對于半導體產業而言,制造良率始終是一項關鍵性因素。在65nm及以上工藝,收集和分析量產中的結構出錯信息的任務對于提高良率是勢在必行的。

潛藏的設計缺陷以及工藝問題影響著芯片良率。這些不可見的缺陷無法被傳統的測試流程檢測出來,可能造成災難性的后果。這種情況影響著晶體管性能,同時還令性能實現復雜化。同時設計也受到前后制約。EDA工具要精確設計電路性能變得愈加困難。業界急需開發出更容易診斷出測試錯誤的測試解決方案,并尋找將潛在良率統計信息反饋到設計周期的途徑。新興的可制造性設計模型能在三種良率環境下運行:隨機、參數和系統缺陷。目前系統缺陷已超越隨機和參數缺陷居支配地位。設計需要將良率信息返回到設計流程內。

越來越多的制造商們正采用量化的診斷流程,在該流程中,內部節點中的錯誤數據可在量產時被收集,并采用由EDA供應商所提供的診斷工具進行處理,以便找出錯誤的結構。有關錯誤的結構信息采用統計方式進行分析,以找出提高良率的機會。

盡管目前已經存在有效的結構測試技術可在制造測試期間收集必要的資料,但迄今為止,仍然沒有一項可在測試與良率設計(DFY)分析之間進行儲存與交換結構錯誤數據的有效標準格式。

由于一般的半導體制造商都采用來自多家供應商的設計工具和測試硬件,因而使得標準數據儲存格式的缺乏變得更為復雜化。為了實現測試和設計之間必要的整合度,以便獲得更有效的良率提升,業界需要一種針對錯誤信息的標準化格式,這樣才能取得從自動化測試裝置中所產生的錯誤信息,并兼容所有EDA工具。

STDF Fail Data Standardization Group組織于2006年在國際測試大會上成立,旨在通過合作來定義存儲這種結構出錯信息的標準。該組織的全體成員都認識到了這個議題的嚴重性。現在,我可以自豪地說,我們已經完美地解決了這個問題,我們的工作廣受矚目,并且刻不容緩,我們力爭盡可能快地建立一個有效的標準。該標準的最初數據模型已經成形,1.0版本很快就會發布。

作者:Ajay Khoche

先進測試方法學首席顧問

Verigy公司