全球電子設計創新廠商Cadence設計系統公司日前發布了面向無線和消費電子系統級芯片(SoC)設計的業界最全面的商用的驗證錦囊,幫助工程師們采用先進的驗證技術,減少風險和應用難度,以滿足上市時間要求。Cadence SoC功能驗證錦囊提供了一種經過驗證的端到端方法學,它從模塊級驗證延伸至芯片和系統級高級驗證,并包含用于實現和管理的自動化方法學。該錦囊可提供完整的實例驗證規劃、事務級和時序精確的模型、設計和驗證IP、腳本和庫文件——它們都在無線領域的一些具有代表性的設計上得到了驗證,并提供實用的技術咨詢服務。

“Cadence SoC功能驗證‘錦囊’正是我們進行當前功能豐富的SoC設計時所必需的,” Kairos Logic公司首席技術官Chang-Soo Kim表示,“在使用這個錦囊的過程中,通過它預先構建的驗證環境、IP和工作實例,我們能看到它節約的大量時間。我們認為這個使用驗證專家的交付機制,是通過完備的Incisive 從計劃到完整的覆蓋率驅動的方法學,從而確保風險降低的極好途徑。”

Cadence的這個新錦囊可以解決工程師在設計和驗證SoC設計時面臨的關鍵挑戰:確保設計的全面驗證、促進復用、管理當今SoC中典型的低功耗模式,確保依賴硬件而定的軟件覆蓋率,并在非常緊迫的上市時間期限內完成驗證。

“SoC設計的功能驗證是我們在半導體和系統方面的合作伙伴目前面臨的最困難和耗時的挑戰之一,”ARM處理器部門執行副總裁兼總經理Graham Budd表示,“通過錦囊以及與ARM的合作,Cadence SoC功能驗證‘錦囊’可直接解決這些挑戰,并幫助我們共同的客戶更高效地將產品推向市場。”

該錦囊中包含的適用性咨詢服務,可以為執行模塊、集成、全芯片和SoC的可預測和可重復性驗證提供完整和交互式指導,并幫設計團隊快速容易地采納Cadence Incisive從計劃到閉合方法學。

SoC功能驗證“錦囊”包括來自Cadence和第三方的設計和驗證IP,包括ARM968E-S處理器的一個精確的高速模型、包括互連和外設的AMBA PrimeCell IP、ARM RealView Development Suite調試器、來自ChipIdea的USB 2.0、及WiPro的 。該錦囊包括三個主要的流程:架構、RTL模塊到芯片、系統級。用戶可以將整個錦囊實現為一個集成的流程,或單獨選擇流程。其中還包含13個workshop模塊和40余個hands-on lab,工程師可以使用它們來不斷地提高驗證生產力。

“由于當今的無線和消費芯片設計變得日趨復雜,設計團隊正面臨日益增長的壓力,需要應用更高效的驗證方法和技術,”Cadence驗證部門執行副總裁兼總經理Moshe Gavrielov表示,“SoC功能驗證錦囊提供了一種覆蓋整個驗證過程的解決方案,簡化了設計和驗證團隊對先進驗證方法的采用。”

Cadence Incisive Plan-to-Closure Methodology在今年第四季度將支持Open Verification Methodology,OVM,OVM基于Cadence的Incisive  Plan-to-Closure URM模塊和Mentor的先進驗證方法學模塊。

新的SoC功能驗證“錦囊”將在定于9月10到12日在加州圣荷塞召開的CDNLive!硅谷技術大會上進行展示。

Cadence“錦囊”

Cadence“錦囊”能幫助IC設計師加速特定技術的產品開發,并解決模擬混合信號、芯片級封裝(SiP)、覆蓋率驅動的功能驗證和射頻集成電路(RFIC)等EDA技術領域的設計挑戰。通過使用Cadence錦囊,客戶可以將更多的設計資源集中在設計的差異化上面,而不是用于開發設計基礎架構。