Reference Flow 8.0是針對TSMC的新型45nm代工工藝而優(yōu)化的一系列設計工具和技術,它是該代工巨頭與許多EDA供應商之間所展開的龐大協(xié)作的成果,解決了從昂貴的45nm設計向生產(chǎn)轉移的過程中可能面臨的煩人問題,包括:電路故障、二次掩模或其它成本高昂的問題。

在45nm,IC設計成本可能達到3,000萬美元或以上。光掩摸(Photomask)成本也遠遠超出了控制。考慮到各種各樣的成本,在IC設計和生產(chǎn)的過程中幾乎不容許出任何差錯,Semico Research公司的一位分析師Rich Wawrzyniak評論。對于初創(chuàng)型企業(yè),他認為,“如果一個產(chǎn)品失敗,那么,一家公司可能也就到了破產(chǎn)的境地。”而對于較大的公司,考驗就是要通過經(jīng)歷較少的設計風險而安全地運行。

為了順應趨勢,居于領先地位的代工廠必須確保它們各自的45nm工藝具備生產(chǎn)的價值。實際上,代工廠受到的壓力越來越大,不僅僅要開發(fā)昂貴的各種工藝技術,而且要針對IC設計難題提供更多的芯片,那些難題包括:更為廣泛的第三方EDA工具、知識產(chǎn)權(IP)模塊、庫和設計流程。換言之,代工廠有望投入更多的資源以彌合設計與制造之間的鴻溝。

“每一次向更小的工藝節(jié)點轉移,就涉及更多的問題,”TSMC美國公司TSMC North America負責設計服務的副總監(jiān)Tom Quan表示。這些問題反過來要求“在設計生態(tài)系統(tǒng)中展開更多的協(xié)作。”

應流程而變

那正是TSMC在Reference Flow 8.0中的創(chuàng)新。與以前所提供的流程不同,該流程要求TSMC與客戶共享和許可精選的專用生產(chǎn)數(shù)據(jù)—其“秘密訣竅”—以努力彌合設計與制造之間的鴻溝。

該工具套件還針對Cadence Design Systems公司的號稱公共電源格式(CPF)的低功耗EDA標準給予響亮的支持。跟TSMC的Reference Flow 7.0相比,8.0版本支持更為先進的技術,包括用于裸片內(intradie)變化、自動化可制造性設計(DFM)熱點定位和動態(tài)低功耗設計的統(tǒng)計時序分析。它還補充了對該公司的IP計劃的支持。

結果是在45nm的“設計工程師與先進的工藝技術的無縫鏈接”,TSMC負責設計服務的副總監(jiān)Kuo Wu表示。

該流程還加快了新的45nm工藝的上市時間,Wu指出。TSMC于今年4月正式推出了針對代工客戶的45nm工藝技術,并計劃最早在9月投入生產(chǎn)。其競爭對手—特許、IBM、三星和UMC—有望分別在今年年底轉向45nm生產(chǎn)。

問題是這家領先的代工廠能否順利地提供45nm工藝生產(chǎn)服務。45nm節(jié)點代表著他們將第一次應用193nm沉浸蝕刻和超低K介質。

即將推出的設計指南或標準參考流程是使代工客戶能夠轉向45nm生產(chǎn)的條件之一,它由一系列復雜的內部和第三方EDA工具構成。隨著該行業(yè)轉向更細微的芯片幾何尺寸,設計流程已經(jīng)變得越來越復雜并且對于代工客戶來說越來越重要。

“這次發(fā)布令人驚訝之處在于,TSMC這么快就完成了參考流程的升級,”Gary Smith EDA公司的首席分析師Gary Smith說道。

該成就來自TSMC的重要但不引人注目的設計服務組。在過去的5年中,TSMC僅僅在那個小組的研究與開發(fā)上就已經(jīng)投入了1億美元。在130nm節(jié)點之前,TSMC一直向客戶提供全芯片版圖(設計)和其它服務,但是,因為利潤低,該代工巨頭已經(jīng)把“版圖設計的工作脫手給無晶圓廠公司,”Smith表示。

取而代之的是,TSMC更多地關注于參考流程、設計模塊和IP的開發(fā)。的確,該公司比較有爭議的努力之一就是在IP領域,在此,TSMC的內部IP似乎與第三方IP供應商提供的IP形成競爭。TSMC堅持認為,其IP努力利用了它的IP合作伙伴的工作,兩者是互補關系,而不是競爭關系。

本周,該代工提供商將正式發(fā)布其IP計劃的新的組成部分—促進芯片設計及制造最佳化的AAA(Active Accuracy Assurance Initiative)機制。AAA為所有TSMC的合作伙伴—包括EDA供應商、IP提供商和庫開發(fā)商—提供“標準的精度”和嚴格的指南。

TSMC把那些相同的標準應用于其參考流程、工具和工藝設計套件之中。

或許,比較大的發(fā)布涉及TSMC的Reference Flow 8.0的內容。該設計方法由跟以前的7.0版本相同的許多單元組成,包括:時序收斂、分層流程、流片流程、功耗收斂流程、增強的電源管理、增強的DFM和統(tǒng)計時序等等。但是,8.0擴展了代工廠在DFM、電源管理和統(tǒng)計時序分析中的努力。

TSMC的設計方法是一個涉及不同的EDA、DFM和IP設計公司之間協(xié)作的指南。該代工廠在其AAA計劃內有許多符合資質要求的IP設計公司,并且其DFM Compliance Initiative—專注于設計生態(tài)系統(tǒng)的可制造性部分—的廠家已經(jīng)從15家工具供應商增長到了20家。這家全球最大的代工廠已經(jīng)跟Alchip、Analog Bits、Anchor、Aprio、ARM、Blaze、Cadence、Clear Shape、Dolphin、eSilicon、Fasttrack、Global Unichip、Magma、Mentor、Open-Silicon、Ponte、Predictions、Think、Silicon Canvas、Synopsys和Virage等公司結成了聯(lián)盟。

Cadence、Mentor和Synopsys正在以45nm工藝提供DFM的工具。TSMC業(yè)已對其它EDA供應商就45nm節(jié)點的可制造性設計完成了資質認定,包括:Clear Shape、Magma、Ponte和Predictions Software。對于統(tǒng)計時序分析,TSMC正與Cadence、Magma及Synopsys合作,每一家公司都提供一套工具。

7.0版本的參考流程與一種DFM統(tǒng)一格式合并,構成了TSMC工具兼容性計劃的基礎。作為8.0流程的組成部分,TSMC計劃向行業(yè)之外許可其專有的DFM統(tǒng)一格式。此外,該代工廠將提供通過加密的DFM數(shù)據(jù)成套工具提供精選的專有制造數(shù)據(jù)。

TSMC的DFM方法的新穎之處在于自動DFM熱點定位,以消除對手工校正及DFM電可變性考慮的需要,它將監(jiān)測由DFM效應引起的參數(shù)性能漂移。

電源管理是另外一個熱點。在45nm流程中,TSMC將執(zhí)行Cadence的CPF技術以自動操作低功耗設計方法。但是,在一些點,也有望采用一家競爭對手的低功耗技術—Accellera公司的統(tǒng)一電源格式(Unified Power Format, UPF),Gary Smith EDA公司的Smith說。

TSMC在流程中提供三種低電源管理技術:動態(tài)功率、主動泄漏和待機泄漏。在動態(tài)功率類中的新技術之一是自適應電壓調節(jié)。以工藝監(jiān)測模塊形式提供,高技術把IP內的電壓降低了10%到15%,TSMC的Quan介紹道。對于主動泄漏,TSMC提供一種新穎的長溝道器件技術。它還在其標準單元中增加了可靠的電源門控以降低整個待機泄漏。