光互連網絡論壇(OIF)推出的可擴展的系統數據包接口(SPI-S),目標是將通信系統中的芯片間或板間數據傳輸速率提升到6Gbps或更高。

PCI特別興趣小組(PCI-SIG)在三個月前完成了PCI Express 2.0規范的制訂工作,該規范采用了原有的5GHz信令速率。而RapidIO行業協會,也已經開始在美國和亞洲等地巡回,展示其速度高達、針對互連應用的2.0規范。

雖然上述技術主要瞄準通信和計算機系統中的各種任務(有時會出現重疊),但所有技術都將成為板卡設計師工具庫中的利器。同時,向更高數據速率的邁進需要在互連設計中采用新技術,特別是信號完整性技術。

“眼下,業界對5Gbps和傳輸速率的需求并不是很迫切,但技術方面已經不成問題。現在重要的,是標準組織應盡早定義,以防事實標準的再次發生。”RapidIO組織執行總監Tom Cox表示。

SPI-S規范推出之時,恰逢通信巨頭思科系統公司自行開發的Interlaken協議也已經準備就緒。該協議目前已經在該公司系統中的許多ASIC中得到了廣泛使用。在思科內部,人們將其稱作“Spaui”,因為它是現有的SPI 4.2互連和10Gb以太網接口Xaui的混合體。目前光是思科存儲網絡部門計劃開發的15款ASIC中,就至少有12款將采用Interlaken。

思科協同Cortina Systems一起開發了Interlaken,作為一種物理傳輸,Interlaken運行在OIF的公共電氣接口(CEI)之上。Spaui連接在思科系統中一直表現出色,思科數據中心業務部高級副總裁兼MDS 9000存儲交換機首席架構師Tom Edsall透露。

SPI-S是什么？

SPI-S是OIF所作的一種嘗試,目的在于發布一項已通過其正式標準流程的協議。與Interlaken一樣,SPI-S獨立于任何物理傳輸,但卻需要倚靠CEI的短距離和長距離兩個版本,目前二者的速度被定義為6和11Gbps。

兩種協議都扮演著現有SPI 4.2連接升級版的角色。SPI 4.2同時定義了協議和物理層,所以固定為16條600-900Mbps信道。相反的,SPI-S或Interlaken可在今后任意的高速物理層上工作。

OIF是一個由芯片和系統公司組成的特別聯盟,去年年初開始著手有關25Gbps電氣層的工作,該工作也許要經過18到36個月的時間才能完成。

“SPI-S可以被調整為任意的數據寬度或電氣信令速率,所以未來我們無需為新一代規格重新開發協議。”IBM公司ASIC工程師兼OIF物理和鏈路層工作組(該小組負責定義SPI-S)主席Dave Stauffer表示。

Cortina公司產品經理Fred Olsson表示,大約在20個月前,為了快速向市場推出能夠提升板卡信令速率的產品,Cortina開始嘗試開發Interlaken,而此時SPI-S也在開發之中。“當時急需一種協議,于是大家開始各自研發專有技術。”Olsson介紹,“不過,我們希望一些東西能夠向行業開放。”

Cortina并沒有打算升級Interlaken或為其收取授權費。Cortina希望該協議能夠得到廣泛接受,因為其將在2007年推出的網絡芯片中使用Interlaken,他補充道。

Interlaken和SPI-S在技術上存在一些差異,而正是這點使思科更中意Interlaken,思科數據中心業務部ASIC工程總監Ramesh Sivakolundu表示。雖然SPI-S采用了流行的64/66編碼方法,但Interlaken卻選用了64/67。“一旦我們使用帶直流耦合的串行/解串器進行連接,那么后者能夠提供更好的運行質量。”他在一封電子郵件交流中這樣寫到。

Interlaken擁有24位循環冗余校驗(CRC)碼,而SPI-S僅為12位。另外,Interlaken中的流量控制也更為簡單,它采用的是其它諸如meta-frame等SPI-S所沒有的機制,Sivakolundu在郵件中還寫到。

SPI-S和Interlaken的目標,都是以高于SPI 4.2的速度,連接單卡或背板上的幀傳輸和網絡處理芯片。OIF互連的流語義(streaming semantics)非常適合通信系統內高速且可靠的包處理。

與之相反,PCI Express和RapidIO所采用的,是一個以直接內存存取(DMA)為基礎,且更多以CPU為中心的模型,OIF營銷部副主席兼PMC-Sierra公司首席工程師Brian Holden指出。在系統發生故障時,SPI會自動建立一個新連接；而基于DMA的互連,則需要在系統恢復后手動重啟,Holden表示。

5GHz的PCI Express 2.0實際上主要面對計算機應用,設計人員預計其首先將被用于對帶寬需求很大的圖形處理,隨后將出現在服務器和存儲器應用中。不過,由于Express 1.0在PC上的大量應用使其變得非常流行,所以Express 2.0新版本有望在未來作為一種低成本方案在嵌入式和通信系統中大顯身手。

一個定義眼圖和兼容性的配套機電規范目前仍處在0.7版草案階段,但預計將于今年6月完成。PCI Express 2.0的兼容和互操作性測試有望于2007年底展開,接著在2008年將有產品面市。

支持5Gbps和傳輸的串行RapidIO,尚未在RapidIO行業組織內進行最終表決。該協會在包括美國、日本、中國和印度在內的巡回展示中,已將此規范的細節詳細介紹給工程師。

RapidIO 2.0將運行在 Xaui電氣接口之上,或是SPI-S所使用的相同OIF CEI物理層。它將支持1、2、4、8或16信道。2.0版內的新特性包括:一個流數據包格式、多個虛擬信道、一個流量管理規范,以及一個終端流控制仲裁規范。

SPI-S將主要用于連接成幀器和包處理芯片。相對地,RapidIO行業協會的Cox表示,RapidIO的用途更加廣泛,它將用于芯片到芯片、背板和交換板(fabric)應用,特別是那些需要DMA語義的應用。

圖2:在通信系統中,SPI-S連接成幀器和包處理芯片

高速傳輸的信號完整性問題

所有新的互連技術都有可能會給板卡設計師帶來新的信號完整性挑戰。“數據以3Gbps速率傳輸30英寸時,你還能在收發器上觀察到較好的眼圖。”SiSoft軟件副總裁Todd Westerhoff表示,“但當速率提升到6Gbps時,什么都測不到了——游戲改變了。”

圖1:當信號傳輸速率達到6Gbps時,SPI-S有望成為下一代高速接口的首選,但是PCI Express 2.0與RapidIO 2.0也于近日(或即將)新鮮出爐。

“傳統的示波器和測試探頭的用處越來越小,”Signal Consulting公司咨詢顧問Howard Johnson表示,“當針對完整性等進行測試時,我們需要改變信號測試方法。”

在6Gb或更高速率,收發器仍將循規蹈矩地利用信號調制和濾波技術,來幫助捕捉通過板卡的信號。但每家芯片制造商有自己實施諸如預加重和均衡等技術的手段。為了在不同廠商間的高速發送器和接收器之間創建一個閉環,使有差異的芯片能彼此協同工作,工程師們需要一個標準方法,Westerhoff表示。

“所有6Gb系統都需要一些途徑,以便于發送器和接收器能夠通過控制軟件進行通信,從而實現最優化。”他說。SiSoft是幾家致力于開發產品解決此類問題的廠商之一。

思科的Sivakolundu介紹,該公司在進行6Gbps或更高速率設計時遇到許多挑戰,其中包括要符合CRC24和CRC32規范、設計一款好的擾頻器以及反擾頻器方案,以及使接收器和發送器同步。

圖3:RapidIO組織的Cox:標準組織必須在上作好權衡。

其它問題包括對內部虛擬和外部物理通道進行映像。思科設計了一個能在設定的最大值內使用任何通道的通用方案。在一個系統內,鏈路級處理和每信道流控制也是個難題,Sivakolundu補充道。

對許多工程師來說,6Gb速率還是個新生事物。許多觀察人士表示,當今的大多數高速互連設計仍處在1-3Gbps水平。“確實有幾家公司在實驗室中進行5-6Gb試驗,但這僅是一小部分。”Westerhoff介紹。

然而,Signal Consulting的Johnson表示,在向高速信號發展的過程中,業界應更大膽地邁出腳步。他指出,芯片級和板級互連的傳輸速率每幾年才會翻一番,而在相同時間內,以太網的速度卻發生了十倍增長。

“我希望我們能在芯片到芯片的互連中取得成功。很多小的進展無法成就大事。”Johnson說,“一想到我要完成的設計需要支持各種速率和電壓,我就非常振奮。我與一些工程師長期保持合作關系,他們的電路板上甚至有8個穩壓器。”

作者:麥利