Mentor Graphics于最近正式推出Catapult C Synthesis,據稱是目前唯一能利用非定時的純C++語言(untimed C++)來產生高品質寄存器傳輸級(RTL)描述的算法綜合工具,速度最快可達到傳統人工方式的20倍。

Mentor Graphics表示,有了Catapult C Synthesis,硬件設計師就能大幅減少RTL的實現時間,改善設計流程的可靠性,同時將硬件縮小。Catapult C Synthesis用來幫助設計師開發下一代、運算密集型應用的ASIC和FPGA,例如無線通訊、衛星通訊和視訊影像處理。

通過聯合系統級設計和硬件設計,Catapult C Synthesis工具結合Mentor Graphics的ModelSim仿真器,可為以C語言為基礎的設計流程搭建基本架構。

Mentor Graphics設計創建和綜合部門總經理Simon Bloch表示,Mentor與專門設計極其復雜器件的重要電子廠商密切合作,共同開發和證實Catapult C Synthesis工具的優點。根據超過10個流片的結果顯示,這些公司生產出可靠硬件,其尺寸最多減少一半,而且所需時間大幅縮短。

據介紹,人工產生RTL的做法已無法應付今日的復雜及高性能設計,原因在于產生和驗證RTL電路描述的所需時間,以及原始系統級規格轉譯過程所可能引入的各種各樣的錯誤。另外,由于人工方法需要耗費大量時間,設計人員無法嘗試所有可能的微架構和接口設計,因此只能得到面積和速度次佳的設計；這表明,第一代的行為的和偽定時的(pseudo-timed)方法已無法滿足工程師對于快速、高品質設計的要求。

藉由提高抽象級別,并利用通常由系統設計人員產生的相同的非定時的C++原始程序,硬件設計人員現在能自動產生一條精確的、可重復性的途徑把C語言模型轉變成硬件,且速度遠快于傳統的人工方法。設計人員只需一套源程序就能產生無錯誤的流程,它們不但可靠、可重復執行和可重復使用,還能產生專門支持RTL綜合工具及廠商工藝的RTL描述。

Catapult C Synthesis可以對核心算法及接口都是非定時的C++源程序進行綜合,據稱也是目前唯一具備這項能力的工具,這讓設計人員得以針對各種微架構和接口設計執行詳細的what-if 分析,進而產生完全最佳化的硬件設計。此工具產生RTL,用標準的RTL綜合產品可將此RTL綜合成邏輯門,例如用于ASIC的Design Compiler以及支持FPGA的Precision RTL。

愛立信移動平臺項目總裁,EDA及設計方法協調人Peter Nord表示,他們能將邏輯門數目減少31%,由于這與硅芯片面積及功耗緊密相關,因此結論不言自明。

接口綜合與建庫技術造成重大區別

Mentor Graphics介紹說,其它高級綜合方法是把非定時的C++算法包裝至定時的界面,得到一個偽定時的源碼,硬件接口被固定編碼,不能再改動。Catapult C Synthesis采用正在申請專利的綜合技術,它能讓非定時的C++源代碼完全與硬件接口無關。利用這種技術,設計人員可以快速分析各種性能來取舍,例如應該采用單口存儲器還是雙口存儲器。設計人員不必浪費硅片面積,他們只需利用接口綜合,就能正確地將硬件資源與目標接口的可用頻寬相匹配,還可透過直觀的用戶界面來改變約束條件,從一個接口切換到另一個接口。這種方法讓同樣的源代碼能用于各種目的,例如單口存儲器、流水數據或是復雜的先進微控制器總線結構(AMBA)總線。

高級綜合工具必須有能力為目標工藝和RTL綜合工具的關鍵值建立精確模型,讓設計人員在各種微架構之間做出有效的取舍,這是高級綜合工具的基礎。Catapult C Synthesis利用與其搭配的Catapult C Library Builder工具,可以從帶有特定工藝庫的后續RTL綜合工具里收集詳細的特性數據,這使得Catapult C Synthesis能夠準確地分配硬件資源,同時迅速提供精確的面積、延時和吞吐量評估,不必花費許多時間和精力去執行整個RTL綜合,結果是在更少時間內得到更高品質的設計。Catapult C Library Builder工具還允許設計人員調整定制組件,包含存儲器、知識產權(IP)、DesignWare以及現有的RTL。