很早以前,模/數(shù)轉(zhuǎn)換器(ADC)曾采用簡(jiǎn)單的并行接口,例如TTL或高電平CMOS。其中,很多轉(zhuǎn)換器可以把轉(zhuǎn)換時(shí)間縮短到零:即轉(zhuǎn)換在開始時(shí)就即刻完成,而且轉(zhuǎn)換結(jié)果得以保持——因?yàn)樗麄兊牟⑿休敵黾拇嫫髟谙聜€(gè)轉(zhuǎn)換周期之前是保持不變的。數(shù)/模轉(zhuǎn)換器(DAC)有類似的并行緩沖輸入。

就我個(gè)人的經(jīng)驗(yàn)來看,在那些工具粗糙且接口非無縫(包含非常多的膠合邏輯)的日子里,這樣的靜態(tài)全寬度輸入有助于簡(jiǎn)化某些輸入硬件/軟件的調(diào)試步驟。我們可以利用邏輯分析儀、示波器或甚至電壓表,以手工方式檢查轉(zhuǎn)換器的輸出。

對(duì)于8位甚至10位分辨率的轉(zhuǎn)換器來說,這種接口包含的大量IC引腳并不是一個(gè)大問題。但隨著轉(zhuǎn)換器分辨率上升到12、16、18甚至更多的位,這樣的并行路徑在封裝和PCB空間方面帶來了一些問題,對(duì)轉(zhuǎn)換器和相關(guān)的處理器來說都是如此,而且,保持信號(hào)完整性的任務(wù)也很艱巨。因而,一些制造商轉(zhuǎn)而采用串行化并行接口模式。

當(dāng)然,對(duì)今天的密集電路來說,更好的解決方案是采用一種高速串行接口,以一種單一信號(hào)路徑的形式把數(shù)據(jù)泵出或抽入。這種情況下電平也會(huì)改變,許多時(shí)候會(huì)從高電平單端信號(hào)轉(zhuǎn)變?yōu)榈蛪翰顒?dòng)信令(LVDS)。

如果可以支持所要求的串行時(shí)鐘速率,由于裸片和封裝尺寸及占據(jù)的板空間較小,這種方案可以節(jié)省大量成本。同時(shí),信號(hào)線數(shù)量的減少也會(huì)降低PCB布線的難度,進(jìn)而降低了信號(hào)完整性的挑戰(zhàn)。

但即使是現(xiàn)有的I/O標(biāo)準(zhǔn)也面臨著挑戰(zhàn)。

在2006年4月獲得批準(zhǔn)的Jedec串行接口標(biāo)準(zhǔn)(JESD204)與許多FPGA高速接口兼容。凌力爾特公司發(fā)布了一款16位的、每秒80M次采樣率的ADC LTC2274,聲稱該轉(zhuǎn)換器是首款滿足這個(gè)雙線、8b/10b編碼標(biāo)準(zhǔn)的產(chǎn)品。這個(gè)串行接口與FPGA配合使用可以實(shí)現(xiàn)體積更小的高性能系統(tǒng)。

但在這個(gè)領(lǐng)域中,一切都是發(fā)展變化的。面對(duì)帶有大量高速信道的應(yīng)用系統(tǒng),例如物理實(shí)驗(yàn)中或高端MRI掃描儀中的專用檢測(cè)器陣列,設(shè)計(jì)者可能會(huì)想:“或許我可以并行使用多個(gè)轉(zhuǎn)換器和FPGA,從而得到若干信道數(shù)量并實(shí)現(xiàn)高吞吐率。”或許和多年前一樣,我們開始使用多組并行路徑,存在的差別只是現(xiàn)在時(shí)鐘速度大大提高了。

借用一句老話,有時(shí)候,舊事物又重新變成新事物。

作者:施維柏