如何將電源完整性分析與簽核的速度提高10倍？

來源：鏗騰電子科技有限公司  作者：Jerry Zhao2014年01月24日 13:44

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[導(dǎo)讀] 在移動(dòng)計(jì)算時(shí)代，片上系統(tǒng)（SoC）的設(shè)計(jì)已經(jīng)變得更為復(fù)雜，因?yàn)樵谠O(shè)計(jì)過程中面臨著諸多挑戰(zhàn)，如需遵循針對(duì)高級(jí)流程節(jié)點(diǎn)的復(fù)雜設(shè)計(jì)規(guī)則，需采用低功率電路設(shè)計(jì)技術(shù)，并放大電路的尺寸。

關(guān)鍵詞：電源完整性

　　在移動(dòng)計(jì)算時(shí)代，片上系統(tǒng)（SoC）的設(shè)計(jì)已經(jīng)變得更為復(fù)雜，因?yàn)樵谠O(shè)計(jì)過程中面臨著諸多挑戰(zhàn)，如需遵循針對(duì)高級(jí)流程節(jié)點(diǎn)的復(fù)雜設(shè)計(jì)規(guī)則，需采用低功率電路設(shè)計(jì)技術(shù)，并放大電路的尺寸。電源完整性是設(shè)計(jì)方案能被成功簽核的關(guān)鍵因素之一。本文介紹了一種新的工具，與其他現(xiàn)有技術(shù)相比較，它不僅能將電源完整性分析與簽核的速度提高10倍，同時(shí)還能達(dá)到類似于集成電路通用模擬程序（SPICE）的準(zhǔn)確度。該工具將一套完整的設(shè)計(jì)實(shí)現(xiàn)和簽核工具整合到一起，以便更好地克服在簽核過程中遇到的挑戰(zhàn)，從而實(shí)現(xiàn)業(yè)內(nèi)最快的設(shè)計(jì)收斂流程。

　　簡介

　　為了滿足移動(dòng)計(jì)算的各種要求，片上系統(tǒng)的設(shè)計(jì)變得越來越復(fù)雜。隨著消費(fèi)者開始青睞更小巧、性能更好、電池續(xù)航時(shí)間更長的設(shè)備，設(shè)備中所使用的芯片必須能提供更豐富的功能，更低的能耗以及更小的尺寸。對(duì)設(shè)計(jì)工程師來說，這些變化意味著他們?cè)谠O(shè)計(jì)過程中必須運(yùn)用先進(jìn)的電源技術(shù)（例如電源控制開關(guān)）、增加知識(shí)產(chǎn)權(quán)的內(nèi)容和功能（例如模擬/混合信號(hào)宏指令）以及減少設(shè)計(jì)裕度（例如電源電壓小于1V）。另一方面，產(chǎn)品上市周期變得越來越短，因此在設(shè)計(jì)周期的最后階段，電源簽核對(duì)成功將設(shè)計(jì)方案送交制造來說至關(guān)重要。

　　至今，可用的電源簽核技術(shù)仍未能跟上創(chuàng)新的步伐。例如，一直以來額外的運(yùn)行時(shí)間都是妨礙設(shè)計(jì)者們完整而全面地進(jìn)行電源完整性分析和優(yōu)化的一個(gè)瓶頸。然而，現(xiàn)在有一種新工具可以解決這個(gè)問題，它利用先進(jìn)的大規(guī)模并行算法和分層結(jié)構(gòu)將電源完整性分析和簽核的速度提高到原來的10倍，同時(shí)還能達(dá)到類似于SPICE 的準(zhǔn)確度。另外，作為從芯片到系統(tǒng)的整套流程中的一部分，該工具通過提高整個(gè)設(shè)計(jì)周期的生產(chǎn)力而加速設(shè)計(jì)收斂流程。

　　日益復(fù)雜的產(chǎn)品設(shè)計(jì)亟需電源完整性分析新工具

　　產(chǎn)品設(shè)計(jì)的復(fù)雜度越來越高，產(chǎn)品尺寸越來越小，而且對(duì)產(chǎn)品分析的要求也越來越復(fù)雜，這增加了完成電源完整性分析和簽核所需的時(shí)間。如果使用“平面”設(shè)計(jì)方法把設(shè)計(jì)拉平成為高級(jí)別的一層，則不足以分析擁有數(shù)億實(shí)例的超大規(guī)模設(shè)計(jì)。當(dāng)前的解決方案趨向于將設(shè)計(jì)分析劃分成與“單點(diǎn)工具”對(duì)應(yīng)的多個(gè)部分，這些工具在準(zhǔn)確性或易用性方面并不能達(dá)到高級(jí)片上系統(tǒng)的要求。

　　另外，由于當(dāng)前的解決方案是使用單點(diǎn)工具，因此無法有效地評(píng)估電源對(duì)時(shí)序收斂的影響，而時(shí)序?qū)﹄娫矗╒DD）卻是最為敏感的。此外，高級(jí)節(jié)點(diǎn)設(shè)計(jì)技術(shù)及技巧（如FinFET工藝和三維芯片（3D-IC）封裝）也帶來了新的挑戰(zhàn)。例如，隨著FinFET器件的部署，會(huì)因?yàn)榇怪彪娏鞣较颉⒐β拭芏仍黾拥纫蛩囟a(chǎn)生新的電遷移規(guī)則。而隨著三維堆疊式芯片的部署，會(huì)有電熱協(xié)同仿真的新需求。為了讓設(shè)計(jì)工程師們滿足上市周期和產(chǎn)品質(zhì)量的相關(guān)要求，需要一個(gè)涵蓋芯片、封裝以及系統(tǒng)的完整電源完整性分析方案。

　　完美的電源完整性分析工具需具備哪些功能？

　　當(dāng)出現(xiàn)漏泄增加、溫度變化，或者由于靜態(tài)和動(dòng)態(tài)IR壓降造成工作電壓下降等場(chǎng)景時(shí)，一項(xiàng)設(shè)計(jì)可能失敗。無論是對(duì)于數(shù)百萬門級(jí)設(shè)計(jì)還是對(duì)于多顆裸晶而言，能在設(shè)計(jì)早期階段就對(duì)電源和IR壓降約束進(jìn)行調(diào)試并證實(shí)其符合要求，是節(jié)約寶貴的開發(fā)成本和時(shí)間的關(guān)鍵。換句話說，盡早找到芯片上的“熱點(diǎn)”有助于防止芯片性能下降（圖1）。

　　為了能更好地支持高級(jí)片上系統(tǒng)設(shè)計(jì)，完美的電源完整性分析工具應(yīng)具備以下功能：

　　● 能計(jì)算芯片上的漏泄以及開關(guān)和內(nèi)部耗能；

　　● 能對(duì)電源網(wǎng)絡(luò)的電源完整性進(jìn)行分析（IR壓降檢測(cè)及電遷移檢測(cè)）；

　　● 能就電路中去耦電容單元和電源控制開關(guān)的最佳尺寸和布置方式提供建議，從而對(duì)設(shè)計(jì)方案中的物理實(shí)現(xiàn)電流進(jìn)行優(yōu)化；

　　● 能評(píng)估IR壓降對(duì)包括靜態(tài)時(shí)序分析在內(nèi)的設(shè)計(jì)收斂的影響。

　　利用在生產(chǎn)過程中已得到驗(yàn)證的和具備簽核質(zhì)量的算法和引擎，Cadence公司開發(fā)出了一種既能覆蓋整個(gè)芯片又能顧及芯片上所有單元的新型電源完整性分析工具（即Voltus集成電路電源完整性分析解決方案），該工具能提供上述所有功能。它的分析速度比其他同類解決方案快10倍，同時(shí)還提供了類似于 SPICE的準(zhǔn)確度。此外，臺(tái)灣積體電路制造股份有限公司（TSMC）已經(jīng)通過16nm級(jí)FinFET工藝對(duì)這種工具的性能進(jìn)行了驗(yàn)證。因此，工程師們可以相信該工具能夠跨越不同的設(shè)計(jì)規(guī)則而給出準(zhǔn)確的分析結(jié)果。

123下一頁全文

本文導(dǎo)航

• 第 1 頁：如何將電源完整性分析與簽核的速度提高10倍？

• 第 2 頁：大規(guī)模并行處理可加快分析速度

• 第 3 頁：現(xiàn)實(shí)環(huán)境中的峰值功率分析

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