"這套NI PXI解決方案的主要優(yōu)勢(shì)，就是能在不犧牲測(cè)量準(zhǔn)確度的前提下提高測(cè)量速度，而這多半要?dú)w功于FPGA的板載信號(hào)處理能力以及更快速的NI SMU測(cè)量功能。"
- Dr. Oliver Schwarzelbach, Fraunhofer Institute of Silicon Technology
挑戰(zhàn):
減少微機(jī)電系統(tǒng)(MEMS)慣性傳感器最終晶圓級(jí)測(cè)試所需的測(cè)試時(shí)間、測(cè)試系統(tǒng)體積與整體成本，同時(shí)兼顧測(cè)量質(zhì)量。
解決方案:
使用NI PXI平臺(tái)開發(fā)了一個(gè)系統(tǒng)，可同步測(cè)試多達(dá)4個(gè)傳感器，并支持1D ~ 6D的慣性測(cè)量單元(IMU)測(cè)量；同時(shí)針對(duì)包含3,400個(gè)傳感器的單個(gè)晶圓，測(cè)試時(shí)間可縮短至3小時(shí)以內(nèi)。
Fraunhofer ISIT公司背景
德國(guó)Fraunhofer硅技術(shù)研究所(Fraunhofer Institute of Silicon Technology，F(xiàn)raunhofer ISIT)是歐洲最頂尖的微電子與微系統(tǒng)技術(shù)研發(fā)機(jī)構(gòu)之一。 該機(jī)構(gòu)擁有一套具備強(qiáng)大制造能力的設(shè)施，能滿足從研究到工業(yè)生產(chǎn)等各領(lǐng)域的用途。 Fraunhofer ISIT的合作伙伴涵蓋從元器件和晶圓級(jí)設(shè)計(jì)與制造到封裝技術(shù)等領(lǐng)域，專為各類傳感器（例如壓力、運(yùn)動(dòng)與生物化學(xué)分析）和致動(dòng)器（例如閥門、掃描器與鏡像陣列）生產(chǎn)擁有精密可動(dòng)結(jié)構(gòu)的電力電子與微系統(tǒng)。元件與技術(shù)應(yīng)用則覆蓋汽車、消費(fèi)類電子、通信系統(tǒng)、醫(yī)療設(shè)備等領(lǐng)域。
經(jīng)濟(jì)層面與技術(shù)層面的挑戰(zhàn)
對(duì)于陀螺儀和加速度計(jì)等MEMS慣性傳感器的最終晶圓級(jí)測(cè)試，會(huì)涉及到進(jìn)行參數(shù)測(cè)量（包括測(cè)量寄生漏電流）和提取共振頻率、環(huán)境壓力和機(jī)械耦合等機(jī)械特性。 由于MEMS慣性傳感器通常用于大量生產(chǎn)的消費(fèi)性電子或汽車市場(chǎng)，因此企業(yè)亟需一種極具成本效益的測(cè)試方法。
NI PXI平臺(tái)解決方案
使用NI PXI-7854R多功能RIO模塊進(jìn)行所有的機(jī)械特性測(cè)量，包含共振頻率、環(huán)境壓力與機(jī)械耦合，具體配置如下：
每軸使用2 X 2 模擬輸出和輸入組合（正弦波 + 矩形波）
現(xiàn)場(chǎng)可重配置門陣列(FPGA)，每軸配有兩個(gè)同步解調(diào)器
使用LabVIEW FPGA模塊編寫峰值檢測(cè)、AC/DC測(cè)量以及數(shù)字信號(hào)處理算法，并板載部署到Xilinx Virtex-5 FPGA LX110上（板載處理可大幅縮短測(cè)試時(shí)間）
我們采用4通道NI PXIe-4141精密電源測(cè)量單元(SMU)來(lái)執(zhí)行所有的參數(shù)測(cè)量。 每個(gè)SMU會(huì)在信號(hào)墊(Signal Pad)之間進(jìn)行漏電流測(cè)量。 信號(hào)則會(huì)通過(guò)開關(guān)矩陣路由至信號(hào)墊。 每一個(gè)NI PXIe-4141可通過(guò)4個(gè)SMU通道支持多達(dá)4個(gè)1D陀螺儀的測(cè)試。
NI PXI解決方案的優(yōu)勢(shì)
這套NI PXI解決方案的主要優(yōu)勢(shì)，就是能在不犧牲測(cè)量準(zhǔn)確度的前提下提高測(cè)量速度，而這多半要?dú)w功于FPGA的板載信號(hào)處理能力以及更快速的NI SMU測(cè)量功能。 此外，與需要使用多個(gè)臺(tái)式儀器的前一代測(cè)試系統(tǒng)相比，不僅系統(tǒng)成本大幅降低，就連系統(tǒng)體積也大大減小了，只需占用極少的機(jī)架空間。
表1. 每晶圓包含3,400個(gè)待測(cè)設(shè)備(DUT)的1D陀螺儀的測(cè)試結(jié)果
總測(cè)試時(shí)間為每晶圓30,260秒（8.41小時(shí)），其中4個(gè)設(shè)備并行進(jìn)行測(cè)試，也就是每個(gè)包含/3,400個(gè)DUT的晶圓的測(cè)試時(shí)間小于三個(gè)小時(shí)，與前一代測(cè)試系統(tǒng)相比測(cè)試時(shí)間幾乎減少六分之五。 此外，系統(tǒng)也能靈活擴(kuò)展為4個(gè)并行測(cè)試站點(diǎn)，以輕松滿足更大規(guī)模的并行測(cè)試。
